SEm/labore/00 installation

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Das Dokument [[Media:VHDL_syntax.pdf|VHDL_syntax.pdf]] gibt einige allgemeine VHDL Syntaxbeispiele. Es werden mit Abstand nicht alle Aspekte von VHDL abgedeckt. Dieses Dokument ist als Nachschlagewerk für das Schreiben von synthetisierbarem VHDL-Code sowie Testbänken gedacht.
 
Das Dokument [[Media:VHDL_syntax.pdf|VHDL_syntax.pdf]] gibt einige allgemeine VHDL Syntaxbeispiele. Es werden mit Abstand nicht alle Aspekte von VHDL abgedeckt. Dieses Dokument ist als Nachschlagewerk für das Schreiben von synthetisierbarem VHDL-Code sowie Testbänken gedacht.

Latest revision as of 10:25, 16 February 2018

Contents

Installation für VHDL Labore

Verzeichnisse

Programme

Die Programme zum Entwurf von digitalen Schaltungen im Verzeichnis C:\EDA installiert. Es befinden sich da unter anderem:

  • der VHDL Editor HDL-Designer,
  • der VHDL Simulator ModelSim,
  • das Synthese-Tools für die programmierbaren Schaltungen von Xilinx, ISE.

Sources

View-pim-tasks.png

Kopieren Sie die Datei R:\SYND\SEm_225\3_Labos\Labos_cof\HEUS_SEm_labs.bat nach U:\SEm_labs und führen Sie diese aus.

In diesem Ordner befinden sich die Quelldateien für die Labore in, unter anderem, folgenden Verzeichnissen:

  • WaveformGenerator, SineInterpolator und Beamer mit den entworfenen Schaltungen,
  • WaveformGenerator_test, SineInterpolator_test und Beamer_test mit den Testbanken,
  • Board mit der Logik zur Erstellung der Schaltung auf den Laborschaltkreisen (Inverter, Synchronisation, ...),
  • Simulation mit den Dateien, welche die Anordnung der Signale für die Simulation definieren.

Lokale Dateien

Die Bibliotheken und die temporäre Dateien (kompilierter Code, ...) werden im lokalen Verzeichnis C:\Temp\EDA\<username>\<projectname> generiert.

Dokumentation

VHDL Syntax

Die Schulbibliothek hält mehrere Bücher, die die VHDL-Syntax im Detail beschreiben, zum Ausleihen bereit.

Das Dokument VHDL_syntax.pdf gibt einige allgemeine VHDL Syntaxbeispiele. Es werden mit Abstand nicht alle Aspekte von VHDL abgedeckt. Dieses Dokument ist als Nachschlagewerk für das Schreiben von synthetisierbarem VHDL-Code sowie Testbänken gedacht.


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