SEm/labore/04 synthese
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| − | {{TaskBox|Starten Sie den Task '''Xilinx Project Navigator'''. | + | {{TaskBox| |
| − | + | # Starten Sie den Task '''Xilinx Project Navigator'''. | |
| − | + | # Geben Sie den Schaltugstyp an, '''xc3s500E''', und geben Sie dessen Parameter, '''FG320-5'''. | |
| − | + | # Fügen Sie Sie die erzeugte VHDL Datei '''sineGen.vhd''' zum Projekt hinzu. | |
| − | + | # Stellen Sie sicher, dass '''FPGA_sineGen-struct''' die ausgewählte Schaltung ist. | |
| − | + | # Fügen Sie Sie die Datei '''sineGen.ucf''' zum Projekt hinzu. | |
| − | + | # Starten Sie den Befehl '''Synthesize - XST'''. | |
| − | + | # Prüfen Sie alle Warnungen ("'''warning'''") und stellen Sie sicher, dass die Schaltung keine Realisierungsprobleme aufweist. | |
| − | + | # Überprüfen Sie die Grösse der resultierenden Schaltung. | |
| − | + | # Finden Sie die maximale Taktfrequenz, die für diese Schaltung möglich ist.}} | |
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Revision as of 19:09, 11 June 2013
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Automatische Synthese
Einleitung
Dieses Labor zeigt die automatische Synthese von VHDL-Code.
Es basiert auf dem Beispiel des Funktionsgenerators. Die Zusammensetzung von zwei verschiedenen Sinuswellen erlaubt es Lissajous-Figuren zu zeichnen.
Synthese
Auf das obersten Level der zu erstellenden Schaltung kommen die Ein- / Ausgangsblöcke. Hier findet man z.B. Polaritätsadapter, Tri-State-Puffer, Synchronisationslogik, ...
In unserem Beispiel werden wir zwei Sinusgeneratoren, zwei Sigma-Delta-Modulatoren und eine Synchronisationslogik für das Reset-Signal setzten.
Wir werden auch den Viereck-Ausgang eines der Generatoren verwenden um ein Synchronisationssignal für das Oszilloskop zu erstellen.
Die Schaltung befindet sich in der Library Board, die Testbank in der Library SineInterpolator_test.
Schaltung
Eine Simulation der Schaltung auf diesem Level erlaubt es die Funktionalität des Systems sicherzustellen.
Erstellung der Datei
Synthese
Place und Route
Konfiguration
Tests
Navigation
03 Digital / Analog Wandler
Anleitung auf Deutsch
05 AMBA-Bus basiertes System 
