SEm/labore/04 synthese
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=== Schaltung === | === Schaltung === | ||
− | {{TaskBox|Öffnen Sie den Block '''FPGA_sineGen''' in der Library '''Board''', kompilieren Sie ihn und überprüfen Sie per Simulation ob die Schaltung in Ordnung ist.}} | + | {{TaskBox|content= |
+ | Öffnen Sie den Block '''FPGA_sineGen''' in der Library '''Board''', kompilieren Sie ihn und überprüfen Sie per Simulation ob die Schaltung in Ordnung ist.}} | ||
Eine Simulation der Schaltung auf diesem Level erlaubt es die Funktionalität des Systems sicherzustellen. | Eine Simulation der Schaltung auf diesem Level erlaubt es die Funktionalität des Systems sicherzustellen. | ||
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=== Erstellung der Datei === | === Erstellung der Datei === | ||
− | {{TaskBox|Bestimmen Sie den Namen der generierten Datei mit dem Befehl '''Options -> Main... -> User variables: concat_file sineGen'''.}} | + | {{TaskBox|content= |
+ | Bestimmen Sie den Namen der generierten Datei mit dem Befehl '''Options -> Main... -> User variables: concat_file sineGen'''.}} | ||
− | {{TaskBox|Starten Sie den Task '''Prepare for synthesis'''.}} | + | {{TaskBox|content= |
+ | Starten Sie den Task '''Prepare for synthesis'''.}} | ||
=== Synthese === | === Synthese === | ||
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# Starten Sie den Task '''Xilinx Project Navigator'''. | # Starten Sie den Task '''Xilinx Project Navigator'''. | ||
# Geben Sie den Schaltugstyp an, '''xc3s500E''', und geben Sie dessen Parameter, '''FG320-5'''. | # Geben Sie den Schaltugstyp an, '''xc3s500E''', und geben Sie dessen Parameter, '''FG320-5'''. | ||
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=== Place und Route === | === Place und Route === | ||
− | {{TaskBox|Starten Sie den Befehl '''Implement Design'''.}} | + | {{TaskBox|content= |
+ | Starten Sie den Befehl '''Implement Design'''.}} | ||
=== Konfiguration === | === Konfiguration === | ||
− | {{TaskBox| | + | {{TaskBox|content= |
# Speisen Sie das FPGA-Board und schliessen Sie das JTAG-Downloadkabel an. | # Speisen Sie das FPGA-Board und schliessen Sie das JTAG-Downloadkabel an. | ||
# Starten Sie die Befehle '''Generate Programming File''' und '''Configure Target Device'''. | # Starten Sie die Befehle '''Generate Programming File''' und '''Configure Target Device'''. | ||
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=== Tests === | === Tests === | ||
− | {{TaskBox|Dimensionieren Sie einen passiven RLC-Tiefpassfilter, um eine Schnittfrequenz von 20 kHz zu erhalten.}} | + | {{TaskBox|content= |
+ | Dimensionieren Sie einen passiven RLC-Tiefpassfilter, um eine Schnittfrequenz von 20 kHz zu erhalten.}} | ||
− | {{TaskBox| | + | {{TaskBox|content= |
Schalten Sie die Tiefpassfilter an die Ausgänge der Modulatoren. | Schalten Sie die Tiefpassfilter an die Ausgänge der Modulatoren. | ||
Prüfen Sie die Sinuswellen auf dem Oszilloskop. | Prüfen Sie die Sinuswellen auf dem Oszilloskop. |
Revision as of 20:29, 19 June 2013
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Automatische Synthese
Einleitung
Dieses Labor zeigt die automatische Synthese von VHDL-Code.
Es basiert auf dem Beispiel des Funktionsgenerators. Die Zusammensetzung von zwei verschiedenen Sinuswellen erlaubt es Lissajous-Figuren zu zeichnen.
Synthese
Auf das obersten Level der zu erstellenden Schaltung kommen die Ein- / Ausgangsblöcke. Hier findet man z.B. Polaritätsadapter, Tri-State-Puffer, Synchronisationslogik, ...
In unserem Beispiel werden wir zwei Sinusgeneratoren, zwei Sigma-Delta-Modulatoren und eine Synchronisationslogik für das Reset-Signal setzten.
Wir werden auch den Viereck-Ausgang eines der Generatoren verwenden um ein Synchronisationssignal für das Oszilloskop zu erstellen.
Die Schaltung befindet sich in der Library Board, die Testbank in der Library SineInterpolator_test.
Schaltung
Eine Simulation der Schaltung auf diesem Level erlaubt es die Funktionalität des Systems sicherzustellen.
Erstellung der Datei
Synthese
Place und Route
Konfiguration
Tests
Navigation
03 Digital / Analog Wandler
Anleitung auf Deutsch
05 AMBA-Bus basiertes System