SEm/labore/04 synthese

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Contents


Automatische Synthese


Inhaltsverzeichnis

EinleitungSyntheseSchaltungErstellung der DateiSynthesePlace und RouteKonfigurationTests

Einleitung

Dieses Labor zeigt die automatische Synthese abhand von einem VHDL-Code.

Es basiert auf dem Beispiel des Funktionsgenerators. Die Zusammensetzung von zwei Sinuswellen erlaubt es, Lissajous-Figuren zu zeichnen.

Abbildung 1. Lissajous-Figur

File:Lissajou.png

Synthese

Am obersten Level der zu erstellenden Schaltung kommen die Ein- / Ausgangsblöcke. Hier findent man die Polaritätsadapter, die Tri-State-Puffer, die Synchronisationslogik, ...

In unserem Beispiel werden wir zwei Sinusgeneratore, zwei Sigma-Delta Modulatore und eine Synchronisationslogik zum Reset-Signal legen.

Abbildung 2. Zu erstellende Schaltung

File:FPGA sineGen.png
Wir werden auch den Viereck-Ausgang eines der Generatore anwenden, um ein Synchronisationssignal für den Oszilloskop zu erstellen.

Die Schaltung befindet sich in der Library Board, die Testbank in der Library SineInterpolator_test.

Schaltung

Öffnen Sie den Block FPGA_sineGen in die Librairy Board, kompilieren Sie ihn und schauen Sie, dass die Schaltung in Ordnung ist.

Eine Simulation der Schaltung an diesem Level erlaubt es, die Funktionalität des Systems sicherzustellen.

Erstellung der Datei

Bestimmen Sie den Namen der generierten Datei mit dem Befehl Options > Main... > User variables: concat_file = sineGen.

Starten Sie das Befehl Prepare for synthesis.

Synthese

Starten Sie das Befehl Xilinx Project Navigator.

Geben Sie den Schaltugstyp an, xc3s500E, und geben Sie dessen Parameter, FG320-5.

Fügen Sie Sie die erzeugte VHDL Datei sineGen.vhd zum Projekt hinzu. Machen Sie sicher, dass die gewählte Schaltung FPGA_sineGen-struct ist.

Fügen Sie Sie die Datei sineGen.ucf zum Projekt hinzu.

Starten Sie das Befehl Synthesize - XST. Prüfen Sie alle Warnungen ("warning") und stellen Sie sicher, dass die Schaltung keine Realisierungsprobleme aufweist. Überprüfen Sie die Resultate zur Grösse der resultierenden Schaltung.

Finden Sie die maximale Taktfrequenz, die für diese Schaltung vorgesehen ist.

Place und Route

Starten Sie das Befehl Implement Design.

Konfiguration

Speisenr Sie das FPGA-Board und schliessen Sie das JTAG-Downloadkabel an.

Starten Sie die Befehle Generate Programming File und Configure Target Device.

Downloaden Sie die Konfiguration ins FPGA.

Tests

Dimensionnieren Sie einen RLC passiven Tiefpassfilter, um eine Schnittfrequenz von 20 kHz zu erhalten.

Schalten Sie die Tiefpassfilter am Ausgang der Modulatore. Prüfen Sie die Sinuswellen auf dem Oszilloskop. Stellen Sie das Display auf X-Y Modus: sie sollten die Lissajous-Figur dabei sehen.

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