SEm/labore/04 synthese

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Contents

Automatische Synthese

Einleitung

Dieses Labor zeigt die automatische Synthese von VHDL-Code.

Es basiert auf dem Beispiel des Funktionsgenerators. Die Zusammensetzung von zwei verschiedenen Sinuswellen erlaubt es Lissajous-Figuren zu zeichnen.

Lissajous-Figur

Synthese

Zu erstellende Schaltung

Auf das obersten Level der zu erstellenden Schaltung kommen die Ein- / Ausgangsblöcke. Hier findet man z.B. Polaritätsadapter, Tri-State-Puffer, Synchronisationslogik, ...

In unserem Beispiel werden wir zwei Sinusgeneratoren, zwei Sigma-Delta-Modulatoren und eine Synchronisationslogik für das Reset-Signal setzten.

Wir werden auch den Viereck-Ausgang eines der Generatoren verwenden um ein Synchronisationssignal für das Oszilloskop zu erstellen.

Die Schaltung befindet sich in der Library Board, die Testbank in der Library SineInterpolator_test.

Schaltung

View-pim-tasks.png

ToDo some code

Eine Simulation der Schaltung auf diesem Level erlaubt es die Funktionalität des Systems sicherzustellen.

Erstellung der Datei

View-pim-tasks.png

ToDo some code


View-pim-tasks.png

ToDo some code

Synthese

View-pim-tasks.png

ToDo some code

Place und Route

View-pim-tasks.png

ToDo some code

Konfiguration

View-pim-tasks.png

ToDo some code

Tests

View-pim-tasks.png

ToDo some code


View-pim-tasks.png

ToDo some code


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