SEm/labore/09 high speed addierer
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− | + | In der Library <code>pipelinedOperators</code> ist die Architektur <code>studentVersion</code> sowie die Default-Architektur <code>pipelineAdder</code> gegeben. | |
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− | + | Schreiben Sie die Architektur des Addierers in VHDL <code>pipelineAdder</code> und stellen Sie sicher, dass alles ordnungsgemäss funktioniert. | |
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Revision as of 08:07, 24 April 2017
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High-speed Addierer
Einleitung
In diesem Labor werden wir einen High-speed Addierer mithilfe der Pipeline-Technologie implementieren.
Kombinatorischer Addierer
Der High-speed Addierer wird durch kleine, in serie geschaltenen Addierern realisiert.
Iterativer Addierer
Der High-speed Addierer verwendet eine Zusammensetzung von kombinatorischen Addierer. In einem ersten Schritt wird dieser Addierer noch ohne Pipeline implementiert, um zu verstehen, wie Komponenteninstanzen und Schleifen in VHDL benutzt werden können.
Die Architektur noPipe
, zeigt ein Beispiel, wie eine iterative Struktur anhand einer for-generate-Schlaufe implementiert werden kann.
for … generate
.
High-speed Addierer
Für den High-speed Addierer werden FlipFlops zwischen den kombinatorischen Adddierern hinzugefügt.
High-speed Zähler
Der High-speed Zähler kann eine neue Summe zu jeder Taktperiode liefern. Es wird eine gewisse Anzahl Taktperioden dauern, bis die neue Summe zur Verfügung steht.
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