SEm/labore/04 synthese
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=== Konfiguration === | === Konfiguration === | ||
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# Speisen Sie das FPGA-Board und schliessen Sie das JTAG-Downloadkabel an. | # Speisen Sie das FPGA-Board und schliessen Sie das JTAG-Downloadkabel an. | ||
# Starten Sie die Befehle '''Generate Programming File''' und '''Configure Target Device'''. | # Starten Sie die Befehle '''Generate Programming File''' und '''Configure Target Device'''. | ||
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=== Tests === | === Tests === | ||
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{{TaskBox| | {{TaskBox| | ||
| − | Schalten Sie die Tiefpassfilter an | + | Schalten Sie die Tiefpassfilter an die Ausgänge der Modulatoren. |
Prüfen Sie die Sinuswellen auf dem Oszilloskop. | Prüfen Sie die Sinuswellen auf dem Oszilloskop. | ||
Stellen Sie den Display auf X-Y Modus ein: Sie sollten nun die Lissajous-Figur sehen.}} | Stellen Sie den Display auf X-Y Modus ein: Sie sollten nun die Lissajous-Figur sehen.}} | ||
Revision as of 19:26, 11 June 2013
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Automatische Synthese
Einleitung
Dieses Labor zeigt die automatische Synthese von VHDL-Code.
Es basiert auf dem Beispiel des Funktionsgenerators. Die Zusammensetzung von zwei verschiedenen Sinuswellen erlaubt es Lissajous-Figuren zu zeichnen.
Synthese
Auf das obersten Level der zu erstellenden Schaltung kommen die Ein- / Ausgangsblöcke. Hier findet man z.B. Polaritätsadapter, Tri-State-Puffer, Synchronisationslogik, ...
In unserem Beispiel werden wir zwei Sinusgeneratoren, zwei Sigma-Delta-Modulatoren und eine Synchronisationslogik für das Reset-Signal setzten.
Wir werden auch den Viereck-Ausgang eines der Generatoren verwenden um ein Synchronisationssignal für das Oszilloskop zu erstellen.
Die Schaltung befindet sich in der Library Board, die Testbank in der Library SineInterpolator_test.
Schaltung
Eine Simulation der Schaltung auf diesem Level erlaubt es die Funktionalität des Systems sicherzustellen.
Erstellung der Datei
Synthese
Place und Route
Konfiguration
Tests
Navigation
03 Digital / Analog Wandler
Anleitung auf Deutsch
05 AMBA-Bus basiertes System 
